Sonnet Echo Express III-D PCIe Thunderbolt Adapter Desktop

Sonnet Echo Express III-D PCIe Thunderbolt Adapter Desktop

Eine Verbindung zwischen jeden zwei PCIe-Geräten wird als Link bezeichnet und besteht aus einer Sammlung von einem oder mehreren Fahrspuren. Alle Geräte müssen mindestens eine doppelspurige (× 1) Unterstützung. Geräte können möglicherweise größeren Links, bestehend aus 2, 4, 8, 12, 16 oder 32 Lanes-Unterstützung. Dies sorgt für sehr gute Verträglichkeit auf zwei Arten:. Ein Gerät an jedem Ende der jeweiligen Verbindung. PCI-Express-Schalter können mehrere Endpunkte von einem einzigen Endpunkt verfügen, die einen Endpunkt mit mehreren Geräten zu teilen. von 2,5 Gigatransfers pro Sekunde (GT/s). Übertragungsrate äußert sich in Übertragungen pro Sekunde statt Bits pro Sekunde, weil die Zahl der Überweisungen die obenliegende Bits, keine zusätzliche Transit-Angebot umfasst. Versionen werden überprüft, um × 1 × 4, x 8, x 16 Verbindungen über dieselbe Verbindung zu unterstützen.Obwohl die zwei Signal-kompatibel ist, dann in der Regel nicht möglich, die Buchung einer räumlich größer PCIe card (z. B. einer × 16-Größe-Karte) in einen kleineren Steckplatz-obwohl wenn die PCIe-Steckplätze geändert werden oder eine Erweiterungskarte verwendet wird den meisten Mainboards es erlauben. Diese Technik wird am häufigsten verwendet, für den Anschluss von mehreren Monitoren auf einem einzelnen Computer.Die Breite eines PCIe-Connectors ist 8,8 mm, während die Höhe 11,25 mm und die Länge Variable ist. Der feste Teil des Steckers ist 11,65 mm lang und enthält zwei Reihen 11 (22 Gesamt Pins), während die Länge der Abschnitt andere Variable abhängig von der Anzahl der Fahrstreifen ist. Die Stifte sind verteilt in Abständen von 1 mm und die Dicke der Karte in den Connector ist 1,8 mm. alle Typen und Größen von × 4 und x 8 PCI Express-Karten dürfen eine maximale Leistungsaufnahme von 25 w. alle × 1-Karten sind zunächst 10 W; volle Höhe Karten können selbst als "High-Power" 25 W hin konfigurieren, während halbhohe × 1 Karten werden auf 10 w. alle Arten festgelegt und Größen × 16 Karten sind zunächst 25 W; z. B. × sind 1 Karten halbhohe Karten auf diese Zahl begrenzt, während volle Höhe Karten ihre Macht nach der Konfiguration verbessert werden können. Sie können bis zu 75 W (3,3 V × 3 eine + 12 V × 5,5 A), obwohl die Spezifikation erfordert, dass die höhere Macht-Konfiguration für Grafikkarten nur verwendet werden, während die Karten anderer Zwecke sind weiterhin an 25 w. Neuerungen für die PCI-Express-3.0 Spezifikation enthalten eine Reihe von Optimierungen für verbesserte Signal- und Datenintegrität, einschließlich der Sender und Empfänger-Entzerrung. PCI Express arbeitet in Verbraucher, Server und industrielle Anwendungen, wie einer Mutter Vorstandsebene Interconnect-Schnittstelle (Verbindung Motherboard montiert Peripheriegeräte) eine passive Backplane-Interconnect und als eine. . Der Vorteil dieser Regelung (im Vergleich mit anderen Methoden, wie z. B. warten Staaten oder Handshake-basierte Übertragungsprotokolle) ist die Wartezeit des Kredits zurück Leistung nicht beeinträchtigt wird, vorausgesetzt, dass das Kreditlimit nicht gefunden wird. Diese Annahme trifft im Allgemeinen jedes Gerät mit Puffer groß genug ausgelegt ist.PCIe 1.x wird oft zitiert, um eine Datenrate von 250 MB/s in jede Richtung pro Bahn zu unterstützen. Diese Zahl ist eine Berechnung von der physischen Signalisierung Rate (2.5. Eine vorgeschlagene Erweiterung namens OCuLink, als ein Konkurrent von Thunderbolt, wurde in der Presse im September 2013 gemeldet. Es ist die Kabel-Version von PCI Express, aber trotz was der Name vielleicht vermuten lassen, dass es auf Kupfer und bis zu vier Fahrspuren breiten beruhen soll. Zieldatum für den Start ist Mitte 2014. Theoretisch könnten externe PCIe einer Notebook die Grafik-Leistung eines Desktops geben durch die Verbindung von einer Notebooks mit einem PCIe desktop Grafikkarte (eingeschlossen in einen eigenen externen Gehäuse, mit starker Leistung und Kühlung); möglich mit einer ExpressCard-Schnittstelle oder ein. Diese PCIe-Bus dienen beide Anwendungen, wo hoher Durchsatz nicht benötigt wird, sowie Aufführungen-Mission-critical Anwendungen wie 3D Grafiken, Vernetzung (. um sicherzustellen, dass Zeichenfolgen von aufeinander folgenden diejenigen oder aufeinanderfolgende Nullen in der Länge begrenzt sind. Diese Codierung wurde verwendet, um zu verhindern, dass den Verlust des wo die Bit-Kanten sind Empfänger. In dieser Codierung Schema (unverschlüsselter) Last werden alle acht Datenbits durch 10 (codierten) Datenbits, verursachen 20 % Aufwand in die elektrische Übertragungsbandbreite ersetzt. Um die verfügbare Bandbreite zu verbessern, PCI-Express Version 3.0 verwendet Codierung stattdessen 128 b/130 b: ähnlich, aber mit viel Aufwand senken.Viele andere Protokolle (so as einbetten Uhrzeitinformationen in Datenströme. Die PCIe-Spezifikation definiert auch einen Signale-Algorithmus, aber es wird verwendet, um zu verringern. Es hat die Connector-Halterung rückgängig gemacht, so dass es nicht in eine normale PCI Express Sockel passt, aber es ist Pin-kompatibel und kann eingefügt werden, wenn die Klammer entfernt wird. PCIe sendet alle Control-Messages, einschließlich Interrupts, über die gleichen Anschlüsse für Daten verwendet. Das serielle Protokoll kann nie blockiert werden, also Wartezeit noch ähnlich wie konventionelle PCI, widmet eine Interrupt-Leitungen.Auf mehreren Fahrspuren Links gesendete Daten ist verzahnt, was bedeutet, dass jedes nachfolgende Byte unten aufeinander folgenden Bahnen gesendet wird. Die PCIe-Spezifikation bezieht sich auf dieses interleaving als Datenstriping. Weile erfordern erhebliche Hardwareaufwand synchronisieren (oder. für erweiterte Grafik-Anwendungen verwendet werden kann. Diese Grafikkarten erfordern einen PCI Express x 8 oder 16 × Steckplatz für die Host-Seite-Karte, die an der Plex über a. (Host) angeschlossen. Aufgrund der gemeinsam genutzten Bus-Topologie ist der Zugang zu den älteren PCI-Bus (bei mehreren Modellen) besiedelt, und beschränkt sich auf einen Master in einer Zeit, in eine bestimmte Richtung. Darüber hinaus schränkt der ältere PCI-Bus Takt Schema die Uhr auf das langsamste Gerät auf dem Bus (Bus unabhängig von den Geräten, die an der Transaktion beteiligten). Im Gegensatz dazu unterstützt ein PCIe-Bus-Link Vollduplex-Kommunikation zwischen zwei beliebigen Ende Punkten, mit keine inhärente Beschränkung der gleichzeitigen Zugriff durch mehrere Endpunkte.Im Hinblick auf die Bus-Protokoll ist PCIe Kommunikation in Pakete eingekapselt. Die Arbeit der packetizing und packetizing und Statusinformationen Nachrichtenverkehr übernimmt die Transaktion Schicht des PCIe-Anschlusses (wird später beschrieben). Radikale Unterschiede in den elektrischen Signalisierung und Bus-Protokoll erfordert die Verwendung von eine andere mechanische Formfaktor und Erweiterung Verbinder (und damit neue Motherboards und neue Adapter-Boards); PCI und PCIe-Slots sind nicht austauschbar. Auf der Ebene der die PCIe behält die Software abwärtskompatibel mit PCI; Ältere PCI-Systemsoftware kann erkennen und konfigurieren neuere PCIe-Geräte ohne explizite Unterstützung für den PCIe-Standard, obwohl PCIe Neuerungen nicht zugänglich sind.Die PCIe-Verbindung zwischen zwei Geräten darf überall von 1 auf 32 Spuren enthalten. In einem Meerstrooks Link die Paketdaten ist Striping über Spuren und Daten Spitzendurchsatz skaliert mit der Gesamtbreite des Links. Lane-Anzahl wird beim Initialisieren des Geräts automatisch ausgehandelt und kann von einem Endpunkt begrenzt werden. Beispielsweise eine doppelspurige PCIe (x 1)-Karten kann in einem Steckplatz Meerstrooks (× 4, x 8, etc.) eingefügt werden, und der Initialisierung-Zyklus Auto-verhandelt für die Anzahl der höchsten gegenseitig unterstützten Lane. Der Link kann dynamisch der Verbindung nach unten machen weniger Arbeitsplätze, wobei eine gewisse Fehler-Toleranz in Anwesenheit von schlechte oder unzuverlässige Fahrspuren konfigurieren. Der PCIe-Standard definiert Slots und Verbindungen auf mehrere breiten: × 1 × 4 × 8 × 12 × 16 und 32. PCI Express implementiert Splittbuchungen (Transaktionen mit Anforderungs- und Daten getrennt durch Zeit), so dass die Verbindung zu anderen Verkehr zu tragen, während das Zielgerät für die Reaktion Serverdaten.PCI Express verwendet Kredit-basierte Datenflusskontrolle. In diesem Schema kündigt an, dass ein Gerät ein Ausgangsbetrag von Krediten für jeden Puffer in die Ebene der Transaktion empfangen. Das Gerät am anderen Ende des Links, beim Senden von Transaktionen an dieses Gerät zählt die Anzahl der Credits verbraucht jeder TLP von seinem Konto. Das sendende Gerät kann nur eine TLP senden, wenn dadurch nicht die Anzahl der verbrauchten Kredit macht das Kreditlimit überschreitet. Wenn das empfangende Gerät beendet die Verarbeitung der TLP aus seinen Puffer, signalisiert eine Rückkehr der Gutschriften auf das sendende Gerät, das das Kreditlimit um den restaurierten Betrag erhöht. Die Kredit-Indikatoren sind modulare Zähler, und der Vergleich der verbrauchten Credits zu Kredit-Limit erforderlich. PCIe Link baut auf dedizierten unidirektionale Paare von seriellen (1-Bit), Point to Point Verbindungen bekannt als Spuren. Dies steht in krassem Gegensatz zu der früheren PCI-Verbindung, die ein Bus-System ist wo teilen alle Geräte die gleichen bidirektionale, 32-Bit- oder 64-Bit Parallelbus.A. PCI Express ist, sondern finden es in der Regel verwenden Sie nur in bestimmten Fällen, in denen transparente PCIe-Bridge vorzuziehen, die Verwendung eines Standards (z. B. mehr Mainstream. LLI. die Unterschiede basieren auf die Kompromisse zwischen Flexibilität und Erweiterbarkeit Vs-Latenz und Aufwand. Ein Beispiel für solch ein Kompromiss ist ein portable-Paket für die komplexe Weiterleitung komplexe Header-Informationen hinzufügen (PCI-Express ist nicht geeignet). Der zusätzliche Aufwand reduziert die effektive Bandbreite, der Schnittstelle und erschwert die Erkennung und Initialisierung Software Bus. Auch was das System hot-plug-fähige erfordert, dass Software-Track-Netzwerktopologie ändert. Beispiele für Busse geeignet für diesen Zweck sind InfiniBand und StarFabric. ein weiteres Beispiel macht die Pakete kürzer, geringere Latenz (z. B. erforderlich ist, wenn eine Handlung als eine Speicher-Interface-Bus sein muss). Kleinere Pakete bedeutet, dass Paketheadern einen höheren Prozentsatz des Pakets, damit Verringerung der effektiven Bandbreite verbrauchen. Beispiele für Bus-Protokolle, die für diesen Zweck konzipiert sind RapidIO und HyperTransport PCI-Express fällt irgendwo in der Mitte, gerichtet auf das Design als ein System Interconnect (. Eine PCIe-Karte physisch passt (und funktioniert) in einen Steckplatz, die mindestens so groß wie es ist (z. B. eine × 1 Größe-Karte funktioniert in jeder Größe Nut);. steigt bis zu einem Punkt, wo die Inverse (d. h. die Taktperiode) kürzer ist als die größte Zeit zwischen Signal im Sortiment, die Signale nicht mehr mit genügend Gelegenheit ankommen zu genesen, der die übertragenen, Wort Mai. Da Timing neigen durch ein paralleler-Bus kann ein paar Nanosekunden betragen, die sich daraus ergebende Bandbreitenbegrenzung liegt im Bereich von Hunderten von Megahertz.Eine serielle Schnittstelle nicht Timing Neigung aufweisen, denn es nur eine differenzielle Signal innerhalb jeder Spur in jede Richtung gibt, und gibt es kein externes Taktsignal Taktung Informationen innerhalb der seriellen Signals seit eingebettet ist. Als solcher, seine typische Bandbreitenbeschränkungen auf serielle Signale im Multi-Gigahertz-Bereich. PCIe ist nur ein Beispiel für einen generellen Trend weg von parallelen Bussen seriell Telefonieressourcen Verbindungen. Andere Beispiele sind. , Senkung der Gemeinkosten zu 1,54 % ((130-128)/130), im Gegensatz zu den 20 % Aufwand für PCI Express 2.0. Dies geschieht durch eine Technik namens kriechen für ein bekannter binären Polynom in einen Stream in einer Feedback-Topologie ist. Da das Signale-Polynom bekannt ist, können die Daten wiederhergestellt werden, mithilfe einer Feedback-Topologie verwenden die Inverse Polynom. PCI Express 3,0 8 GT/s Bitrate liefert effektive 985 MB/s pro Lane, Verdopplung der Lane-Bandbreite im Vergleich zu PCI Express 2.0. , es erfordert nicht die gleiche Toleranz für Übermittlungsfehler als Protokoll für die Kommunikation über größere Entfernungen, und dieser Verlust der Effizienz nicht entschlossen, PCIe. ) geteilt durch die Codierung Aufwand (10 Bits pro Byte). Dies bedeutet eine sechzehn Lane (x 16) PCIe Karte würde dann theoretisch von 16 × 250 MB/s = 4 GB/s in jede Richtung. Dies gilt im Hinblick auf die Datenbytes, aussagekräftigere Berechnungen basierend auf die Nutzlast Nutzdatenrate, der das Profil des Verkehrs abhängt, die eine Funktion der High-Level (Software)-Anwendung ist und intermediate-Protokoll-Level als andere hohe Datenrate serielle Zusammenschaltungs-Systeme is.Net, hat PCIe einen Protokoll und Verarbeitung-Overhead durch die zusätzliche Übertragung-Robustheit (CRC und Bestätigungen). Lange kontinuierliche unidirektionale Übertragung (z. B. typisch für Hochleistungs-Speichercontroller) können > 95 % von der Datenrate der PCIe roh (Gasse) wenden. Diese Übertragungen profitieren auch die erhöhte Anzahl der Fahrstreifen (× 2 × 4, etc.) Aber in typischen Anwendungen (wie z. B. a,.